Dersin Adı Dersin Seviyesi Dersin Kodu Dersin Tipi T+U K AKTS
Verilog Hdl İle Sayısal Tasarım BIM-304 Zorunlu 6 3 6

Dersin Tanımı

Ön koşul dersleri BM-201
Eğitimin dili Türkçe
Koordinatör
Dersi veren öğretim elemanları
Yardımcı öğretim eleman(lar)ı
Dersin veriliş şekli Yüz yüze
Dersin amacı Bu dersi alan öğrenciye donanım tanımlama dillerinin öneminin, Verilog ile kombinasyonel ve ardışıl devre tasarlanmasının ve simule edilmesinin, testbench yazılmasının, RTL tasarımının, datapath tasarımının, kontrol devresi tasarımının, sentezlemenin, sentezlenebilen Verilog kodları yazabilmenin kurallarının öğretilmesi amaçlanmaktadır.
Dersin tanımı

Dersin İçeriği

1- XILINX ISE programının bilgisayara kurulması, Verilog ile ilk program olarak tam toplayıcı devresinin yazılması, derlenmesi, testbench oluşturulması ve XILINX ISIM simulator ile toplayıcı devresinin test edilmesi.
2- Donanım tanımlama dilleri, dijital devre tasarım seviyeleri, dizayn metodolojisi ve akışı, sentezleme, yüksek düzeyde sentezleme, lojik sentezleme, fiziksel sentezleme, kütüphaneler, sınırlamalar, spesifikasyon, simülasyon.
3- Verilog tanımlayıcıları, açıklama satırları, rakamlar, lojik değerler, bitsel operatörler, lojik operatörler, ilişkisel operatörler, aritmetik operatörler, birleştirme operatörleri, bit vektörleri, wire ve reg değişkenler.
4- Sürekli atamalar, prosedürel atamalar, primitifler, modüller, modül portları, modül örnekleri, yapısal modüller, davranışsal modüller, initial ve always blokları, kontrol yapıları, if deyimi, case deyimi.
5- Davranışsal multiplexer, yapısal multiplexer, davranışsal tam toplayıcı, tekrarlama deyimleri, for ve while deyimleri.
6- Bloklayan ve bloklamayan prosedürel atamalar
7- Kombinasyonel devre tasarımı, duyarlılık listesi
8- Ardışıl devre tasarımı, durum diyagramları, FSM tasarımı, Mealy ve Moore modelleri, kodlama stilleri, sayıcılar.
9- Senkron resetlemeli ve presetlemeli D-flip floplar, asenkron resetlemeli ve presetlemeli D-flip floplar.
10- RTL tasarımı, datapath tasarımı ve kontrol devresi tasarımı.
11- RTL tasarımı, datapath tasarımı ve kontrol devresi tasarımı.
12- Sentezlenebilen ve sentezlenemeyen verilog programları, sentezlenebilen verilog program yazım kuralları.
13- Verilog ile işlemci tasarımı.
14- Verilog ile işlemci tasarımı.
15-
16-
17-
18-
19-
20-

Dersin öğrenme çıktıları

1- Donanım tanımlama dillerinin önemini öğrenir.
2- Verilog dilinin yapısını öğrenir.
3- Verilog ile kombinasyonel ve ardışıl devre tasarlayabilir ve simule edebilir.
4- Testbench yazabilir.
5- VHDL gibi başka bir donanım tanımla dilini kolayca öğrenir.
6- Sayısal devre tasarımının seviyelerini öğrenir.
7- RTL (datapath ve kontrol devresi) tasarımı yapabilir.
8- Sentezlemenin temel mantığını, seviyelerini ve bileşenlerini öğrenir.
9- Verilog ile sentezlenebilen kodlar yazabilir.
10-